1.設(shè)計(jì)理念

通過撥動(dòng)開關(guān)輸入由四位二進(jìn)制表示的密碼，然后按鍵確認(rèn)輸入并校驗(yàn)。
如果校驗(yàn)通過，則led不亮，數(shù)碼led顯示0提示開鎖。
如果校驗(yàn)失敗，則數(shù)碼led不亮，led全亮，啟動(dòng)報(bào)警，直到輸入正確密碼并再次確認(rèn)校驗(yàn)成功后，led滅，數(shù)碼led顯示0提示開鎖。

安全性：

• 開鎖成功或失敗提示明顯；
• 密碼組合一共16種供選擇。但一旦輸入錯(cuò)誤便進(jìn)入報(bào)警模式；
• 需要確認(rèn)輸入，避免意外誤觸；

視頻見附件。

2.代碼
(1) my_codelock.v

module my_codelock(seg_led,										//數(shù)碼							led_state,key_confirm,sw_input,		//led，開關(guān)，按鍵							clk,rst										//消抖需要的輸入							);	input key_confirm;												//按鍵=確認(rèn)	input [3:0] sw_input;											//撥動(dòng)開關(guān)=輸入密碼	output [7:0] led_state;	reg [7:0] led_state;												//led表示狀態(tài)	reg [8:0] seg_led;	output [8:0] seg_led;											//數(shù)碼管提示正確打開				input clk,rst;			always@(*)begin	seg_led=9"h00;	if (key_confirm==0)begin										//當(dāng)按下確認(rèn)開始校對(duì)	if (sw_input==4"b0101) begin		led_state=8"b1111_1111;										//如果密碼正確，那就不亮led亮數(shù)碼板		seg_led=9"h3f;												end		else begin		led_state=8"b0000_0000;		end	end	end	 debounce  u1 (                                                      .clk (clk),                       .rst (rst),                       .key (key_confirm),                       .key_pulse ()                       );	endmodule

(1) debounce.v

module debounce (clk,rst,key,key_pulse);         parameter       N  =  1;                      //要消除的按鍵的數(shù)量 	input             clk;        input             rst;        input 	[N-1:0]   key;                        //輸入的按鍵						output  [N-1:0]   key_pulse;                  //按鍵動(dòng)作產(chǎn)生的脈沖	         reg     [N-1:0]   key_rst_pre;                //定義一個(gè)寄存器型變量存儲(chǔ)上一個(gè)觸發(fā)時(shí)的按鍵值        reg     [N-1:0]   key_rst;                    //定義一個(gè)寄存器變量?jī)?chǔ)存儲(chǔ)當(dāng)前時(shí)刻觸發(fā)的按鍵值         wire    [N-1:0]   key_edge;                   //檢測(cè)到按鍵由高到低變化是產(chǎn)生一個(gè)高脈沖         //利用非阻塞賦值特點(diǎn)，將兩個(gè)時(shí)鐘觸發(fā)時(shí)按鍵狀態(tài)存儲(chǔ)在兩個(gè)寄存器變量中        always @(posedge clk  or  negedge rst)          begin             if (!rst) begin                 key_rst <= {N{1"b1}};                //初始化時(shí)給key_rst賦值全為1，{}中表示N個(gè)1                 key_rst_pre <= {N{1"b1}};             end             else begin                 key_rst <= key;                     //第一個(gè)時(shí)鐘上升沿觸發(fā)之后key的值賦給key_rst,同時(shí)key_rst的值賦給key_rst_pre                 key_rst_pre <= key_rst;             //非阻塞賦值。相當(dāng)于經(jīng)過兩個(gè)時(shí)鐘觸發(fā)，key_rst存儲(chǔ)的是當(dāng)前時(shí)刻key的值，key_rst_pre存儲(chǔ)的是前一個(gè)時(shí)鐘的key的值             end               end         assign  key_edge = key_rst_pre & (~key_rst);//脈沖邊沿檢測(cè)。當(dāng)key檢測(cè)到下降沿時(shí)，key_edge產(chǎn)生一個(gè)時(shí)鐘周期的高電平         reg	[17:0]	  cnt;                       //產(chǎn)生延時(shí)所用的計(jì)數(shù)器，系統(tǒng)時(shí)鐘12MHz，要延時(shí)20ms左右時(shí)間，至少需要18位計(jì)數(shù)器              //產(chǎn)生20ms延時(shí)，當(dāng)檢測(cè)到key_edge有效是計(jì)數(shù)器清零開始計(jì)數(shù)        always @(posedge clk or negedge rst)           begin             if(!rst)                cnt <= 18"h0;             else if(key_edge)                cnt <= 18"h0;             else                cnt <= cnt + 1"h1;             end           reg     [N-1:0]   key_sec_pre;                //延時(shí)后檢測(cè)電平寄存器變量        reg     [N-1:0]   key_sec;                              //延時(shí)后檢測(cè)key，如果按鍵狀態(tài)變低產(chǎn)生一個(gè)時(shí)鐘的高脈沖。如果按鍵狀態(tài)是高的話說明按鍵無效        always @(posedge clk  or  negedge rst)          begin             if (!rst)                  key_sec <= {N{1"b1}};                             else if (cnt==18"h3ffff)                 key_sec <= key;            end       always @(posedge clk  or  negedge rst)          begin             if (!rst)                 key_sec_pre <= {N{1"b1}};             else                                    key_sec_pre <= key_sec;                      end             assign  key_pulse = key_sec_pre & (~key_sec);      endmodule

3.RTL電路